[RTLLM-p028] Control/Counter/JC_counter 的題解

記住 只 在沒有思路時使用題解，不要從它複製貼上程式碼。請尊重題目和題解的作者。
在真正解決題目之前提交題解的程式碼是可以封禁的罪行。

作者： m1145505 

`timescale 1ns/1ns

module JC_counter(
   input                clk ,
   input                rst_n,

   output reg [63:0]     Q  
);
    always@(posedge clk or negedge rst_n)begin
        if(!rst_n) Q <= 'd0;
        else if(!Q[0]) Q <= {1'b1, Q[63 : 1]};
        else Q <= {1'b0, Q[63 : 1]};
    end
endmodule

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